新颖的架构可以减少数字技术中噪声引起的抖动

现代电子设备的功效和效率通常取决于它们的信号噪声和抖动。抖动是高频数字信号中信号波形的波动或偏差。有许多传统方法可以减轻抖动并提高设备的性能特征。一种常见的方法是使用过采样锁相环(OSPPL)。OSPLL可以扩展环路带宽并改善抖动性能。

现在，虽然它们具有许多优势，但使用传统的OSPLL会导致噪声峰值区域的高抖动，因为峰值区域具有较小的梯度。传统32kHz信号的缓慢参考斜率会引入较大的抖动，并导致较大的归因时间误差。

迄今为止，这一缺点阻碍了OSPLL的更广泛使用。现在，东京工业大学(TokyoTech)的一组科学家展示了如何通过使用不均匀的OSPLL来避免这种情况。

领导研究团队的KenichiOkada教授进一步解释了这一发展：“我们新颖的过采样架构使用32kHz参考提供了一个低抖动的2.4GHz小数NPLL。传统PLL的环路带宽理论上限制为参考频率的1/10，根据Gardner的稳定性理论。这种窄环路带宽会导致抖动恶化。我们的非均匀过采样PLL可以将环路带宽增加60倍，并且可以有效抑制抖动。

新构思的器件架构允许进行自适应环路增益校准。通过为每个采样点自动执行环路增益校准，可以将抖动降至最低。

“我们的设备的性能突出体现在其200kHz环路带宽和4.95ps抖动。在这些参数下，该设备仅消耗3.8mW的功率。此外，它可以与CMOS技术集成，使其成为一个特别有吸引力的前景-不断发展的电子行业，”他们研究的主要作者东京工业大学的JunjunQiu补充道。

由于减少了抖动和更高更清晰的信号，这种范式转换架构也比传统的OSPLL更经济、更节能。

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